デジタル入力問題@DSO QUAD

昨年はPIC初めて3年目。ミッドレンジのPICによるスタンドアロンの回路類は大体やっつけた感じです。今年はPICを使いこなして次の課題レベルをこなしたいと考えています。
(過去の書き込み、たとえば、LTSPICEとかi2cとか、LCメータとかなどで本ブログへお越しの皆様、次のホームページにまとめたものがあります。ご参考まで。http://chitose6thplant.web.fc2.com/ )

さて、フィンランドのペテリさんが作った回路の周波数応答観測とか、4chロジアナを紹介しました。本人ご了解を得たので日本語コピーページを作る予定です。

さて、DSO　QUADには、デジタル入力問題と言うのがあるようです。端的に言えば入力端子保護ダイオードの保護電圧が高くて、容量値が馬鹿高く(110pF）てデジタル入力の性能を落としているという内容です。SEEED　STUDIOのFORUMにポストされたものを紹介します。

デジタル入力の帯域幅 FORUMからの翻訳転載です

- - fdufnewsさん曰く　2011年2月9日---

ワタシはデジタル入力というのを試したことが無いんですよ。（デジタル入力プローブが欠品かも）
しかしながら2件コメントします。

1)回路図見て入力回路の値でチョットびっくりしました。ESD保護ダイオード(110pFも有る)の
容量に11kの抵抗が組み合わさってでっかい低域フィルタになってます。
低価格のESDダイオードでも低容量なのに、悲しいですね。
これではデジタル入力の応答が確かに遅くなります。

2)ワタシの理解ではFPGAな2.5V入力に設定されており、
ESD保護ダイオードのクランプ電圧が5V(トランジェント対応では最大7.3V）です。
これだと5V論理回路につないだら悪影響及ぼしますよね。
（おそらくこの抵抗では制限される電流では十分で無いでしょう）
次にDSO　QUADの仕様によると、デジタル入力の電圧値が定義されてません。
誰かがDSO　QUADを焼いてしまう前に定義した方が良いと思うんですが。

- - up2spexさん曰く　2011年3月21日　‐‐

ごきげんよう、みなさん。
DSO　QUADの回路図とFPGAのデータシートを見てみたら、
Ch-Cとch-D入力にはFPGAの24番25番が使われてます。
という事は、これらのピンは「BANK3(データシートの49ページ)」になり、
BANK3の入力の最大定格は3.6V（データシート91ページ)です。
VCCIOを3.3Vに設定したら、BANK0から2だけが5V定格にできます。
この機能は残念ながらBANK3には適用されません（データシート10ページ参照）。
ということは入力の耐ESDダイオードをもっと低い電圧のものに替えるまでは
ch-Cとch-Dには3.3V以上を加え無いほうがいいようです。

表46　最大定格表